A Physical-Unclonable-Function Circuit based on Cells Composed of Diode-Connected Transistors
| dc.contributor.author | Moka, Fani | en |
| dc.contributor.author | Μόκα, Φανή | el |
| dc.date.accessioned | 2023-11-06T10:33:21Z | |
| dc.date.available | 2023-11-06T10:33:21Z | |
| dc.identifier.uri | https://olympias.lib.uoi.gr/jspui/handle/123456789/33275 | |
| dc.identifier.uri | http://dx.doi.org/10.26268/heal.uoi.13030 | |
| dc.rights | Attribution-NoDerivs 3.0 United States | * |
| dc.rights.uri | http://creativecommons.org/licenses/by-nd/3.0/us/ | * |
| dc.subject | Physical unclonable function, Array circuit, Diode-connected transistors, Hardware-based security | en |
| dc.subject | Φυσικά μη κλωνοποιήσιμη συνάρτηση, Κύκλωμα πίνακα, Διοδικά συνδεδεμένα τρανζίστορ, Ασφάλεια συστημάτων | el |
| dc.title | A Physical-Unclonable-Function Circuit based on Cells Composed of Diode-Connected Transistors | en |
| dc.title | Κύκλωμα Φυσικά-Μη Κλωνοποιήσιμης-Συνάρτησης βασισμένο σε Κελιά Αποτελούμενα από Διοδικά-Συνδεδεμένα Τρανζίστορ | el |
| dc.type | masterThesis | en |
| heal.abstract | In this thesis a circuit to be used as a Physically Unclonable Function (PUF) is presented. Physically Unclonable Functions are hardware based cryptographic primitives, which can be used for device authentication, secure key generation, and other security related operations. The proposed circuit is based on an n×m array design (n rows and m columns), where each cell of the array consists of a PMOS block and an NMOS block. Furthermore, each block comprises of two serially connected transistors, a regular one whose role is to act as a switch and a diode-connected one whose role is to act as a nonlinear resistor. The PMOS block is connected between the power supply VDD and the corresponding column bitline where it belongs in the array, while the NMOS block is connected between the ground and the corresponding column bitline. By activating the PMOS block of a cell concurrently with the NMOS block of another cell in the same bitline (turning on the corresponding switch transistors), a voltage divider is composed, and a voltage is developed on the pertinent bitline. This can be extended to the activation of more than one PMOS and NMOS blocks in the same bitline, providing the ability to compose a strong PUF. Due to process variations, the voltage of any two bitlines will not be identical, either in the same chip or among different chips. Thus, comparing the voltage levels of pairs of bitlines in the array a unique PUF response is generated. The PUF circuit was designed in a commercial 90nm CMOS technology using the CADENCE platform. SPICE level Monte Carlo simulations (10.000 runs in each case) were conducted (exploiting the statistical models of the used technology) to analyze its behavior and validate its performance characteristics, also considering temperature and supply voltage variations. The proposed circuit presents a uniformity of 49.730%, a uniqueness of 50.003%, and a worst-case reliability of 97.925%. Comparisons of the new PUF design with state-of-the art array-based PUF designs in the literature, accentuate its efficiency. | en |
| heal.abstract | Το επίκεντρο της παρούσας μεταπτυχιακής διπλωματικής εργασίας είναι η πρόταση ενός κυκλώματος, το οποίο δίνει την δυνατότητα να χρησιμοποιηθεί ως Φυσικώς-Μη Κλωνοποιήσιμη-Συνάρτηση (PUF). Οι συναρτήσεις αυτές αποτελούν φυσικές οντότητες, εναλλακτικές των συνηθισμένων αλγορίθμων που υλοποιούνται για την επίτευξη λειτουργιών σχετιζόμενες με την ασφάλεια των συστημάτων, όπως η ταυτοποίηση συσκευών, η δημιουργία ασφαλών κλειδιών, κ.ά. Το κύκλωμα που προτείνεται είναι ένας πίνακας nxm (n γραμμές και m στήλες), όπου κάθε κελί του πίνακα αποτελείται από ένα PMOS μπλοκ και ένα NMOS μπλοκ. Κάθε μπλοκ αποτελείται από δύο τρανζίστορ συνδεδεμένα σε σειρά, ένα απλό τρανζίστορ που λειτουργεί ως διακόπτης, και ένα δεύτερο, διοδικά συνδεδεμένο, που λειτουργεί ως μη γραμμική αντίσταση. Το PMOS μπλοκ συνδέεται μεταξύ της τροφοδοσίας VDD και της αντίστοιχης bitline που αντιστοιχεί στην στήλη στην οποία ανήκει. Το NMOS μπλοκ συνδέεται μεταξύ της bitline και της γείωσης. Ενεργοποιώντας το PMOS μπλοκ ενός κελιού ταυτόχρονα με το NMOS block ενός άλλου κελιού στην ίδια bitline (ενεργοποιώντας τα αντίστοιχα τρανζίστορ που λειτουργούν ως διακόπτες), σχηματίζεται ένας διαιρέτης τάσης, και αναπτύσσεται μια τάση στη σχετική bitline. Αυτό μπορεί να επεκταθεί με την ενεργοποίηση περισσοτέρων του ενός PMOS και NMOS μπλοκ στην ίδια bitline, παρέχοντας την δυνατότητα επίτευξης ενός ισχυρού κυκλώματος-PUF. Εξαιτίας των κατασκευαστικών διακυμάνσεων κατά τα στάδια κατασκευής, η τάση δύο bitlines δεν αναμένεται να είναι η ίδια, ούτε όταν αυτές βρίσκονται στο ίδιο ολοκληρωμένο κύκλωμα, ούτε όταν είναι σε διαφορετικά ολοκληρωμένα κυκλώματα. Συνεπώς, συγκρίνοντας τις τιμές της τάσης μεταξύ ζευγαριών από bitlines στον πίνακα δημιουργείται μία μοναδική απόκριση του κυκλώματος. Το κύκλωμα PUF σχεδιάστηκε σε εμπορική 90nm τεχνολογία CMOS χρησιμοποιώντας την πλατφόρμα της CADENCE. Εκτελέστηκαν SPICE Monte Carlo προσομοιώσεις (με 10.000 επαναλήψεις σε κάθε περίπτωση, και χρησιμοποιώντας τα στατιστικά μοντέλα της τεχνολογίας) για την ανάλυση της συμπεριφοράς του και την επαλήθευση των χαρακτηριστικών της απόδοσής του, λαμβάνοντας υπόψη διακυμάνσεις στην θερμοκρασία και την τάση τροφοδοσίας. Το κύκλωμα αναδεικνύει ομοιομορφία ίση με 49.730%, μοναδικότητα ίση με 50.003%, ενώ η χειρότερη αξιοπιστία του είναι ίση με 97.925%. Οι συγκρίσεις του προτεινόμενου κυκλώματος με αντίστοιχα υψηλής στάθμης κυκλώματα της βιβλιογραφίας αναδεικνύουν τις εξαιρετικές του επιδόσεις. | el |
| heal.academicPublisher | Πανεπιστήμιο Ιωαννίνων. Πολυτεχνική Σχολή. Τμήμα Μηχανικών Ηλεκτρονικών Υπολογιστών και Πληροφορικής | el |
| heal.academicPublisher | University of Ioannina. School of Engineering. Department of Computer Science and Engineering. | en |
| heal.academicPublisherID | uoi | el |
| heal.access | free | el |
| heal.advisorName | Τσιατούχας, Γεώργιος | el |
| heal.classification | Circuit design | en |
| heal.committeeMemberName | Τσιατούχας, Γεώργιος | el |
| heal.committeeMemberName | Ευθυμίου, Αριστείδης | el |
| heal.committeeMemberName | Τσιριμώκου, Γεωργία | el |
| heal.dateAvailable | 2023-11-06T10:34:22Z | |
| heal.fullTextAvailability | true | |
| heal.language | en | el |
| heal.numberOfPages | 60 | el |
| heal.publicationDate | 2023-10-18 | |
| heal.recordProvider | Πανεπιστήμιο Ιωαννίνων. Πολυτεχνική Σχολή. Τμήμα Μηχανικών Ηλεκτρονικών Υπολογιστών και Πληροφορικής. | el |
| heal.recordProvider | University of Ioannina. School of Engineering. Department of Computer Science and Engineering. | en |
| heal.type | masterThesis | el |
| heal.type.el | Μεταπτυχιακή εργασία | el |
| heal.type.en | Master thesis | en |